作者Trai (Trai)
看板Electronics
标题Re: [问题] quartus II 的问题
时间Wed Feb 28 00:39:42 2007
做完timing simulation 结果都正确，丢1200笔进去答案出来都对。
但是丢到算FPGA就出现问题了。
请问是否有遇过类似问题的版友能分享一下经验的???? 谢谢~
> 1200次运算约错0~20次，所以我觉得问题可能出在喂OP这边。
> 目前还在将程式移到modelsim，与撰写testbench，RTL sim完成後会继续做synthesis
> 後的simulation，但不知道这样做意义大不大，很担心做白工，问题最後还是没解决。
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.113.89.1
1F：推 Aragom:always @(posedge IO_nWE) <---- IO_nWE 在此扮演类似clk 02/28 02:18
2F：→ Aragom:角色，但是我猜你跑FPGA时此讯号应该不会被视为clock 02/28 02:19
3F：→ Aragom:会用一般的routing channel跑造成skew等现象 02/28 02:20
4F：→ Aragom:建议将IO_nWE此讯号设定为clock tree来长 02/28 02:21
5F：→ Aragom:以上是我的猜测，毕竟IO_nWE在此他的wire delay在RTL都是 02/28 02:22
6F：→ Aragom:RTL Simulation都是看不到的 02/28 02:23
7F：推 luckyBF:把频率放慢跑跑看~~ 02/28 11:40