作者acelp (未来，一直来一直来)
看板Electronics
标题Re: [问题] 振荡器问题
时间Tue Feb 27 11:09:35 2007
因为你已经使用oscillator 一般是不需要PLL
所以CPLD/FPGA不必考虑PLL最高频率的问题
(PLL设计有考虑到能锁到多高频 jitter有多大 BW多少)
所以只剩下timing的问题 setup hold time的问题
这些问题会影响到你circuit能运作的最高时脉
tool上可以设定你要跑的时脉
最後你可以根据他报出了的timing report来判断你的最高工作时脉
不过这个只是个reference数据
就算tool本身可以设uncertainly margin依然会不太够
所以一般在CPLD或FPGA timing都不会抓的太紧 不然function不work
最後要debug是很辛苦的
※ 引述《MasterChang (我爱ASM)》之铭言：
: ※ 引述《CuckooBoy (阿书)》之铭言：
: : 对了!!ALTERA CPLD 要怎麽知道它最大可以用多大的振荡器呀?
: : 没上限吗??不可能吧!!?
: 设计完後，软体可以帮你算最大运作时脉，我的经验是算出来的值
: 取个0.8，比如算出来是可以跑到50MHz，我上的震荡器通常就选40MHz
: ，你要相信软体的话，直接上50MHz也行...
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◆ From: 203.69.97.52
1F：推 CuckooBoy:用信号产生器try最小可正常工作频率,可行吗? 02/27 21:21