作者invalid (everlasting)
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标题Re: [问题] quartus II 的问题
时间Sun Feb 11 04:06:16 2007
※ 引述《Trai (Trai)》之铭言：
: io_data为inout port，buffer宣告为reg [31:0] buffer [15:0] 16个宽度为32
well,这个很明显是一个memory
直接使用的话...就变成regsister file了
一般来说1kbit以下还可以接受
1kbit以上的话，还是用memory吧
quartus可以直接用LPM产生一个memory
会直接synthesis成FPGA上内建的memory block
至於你的问题，我的建议是先不要合成
拿去用modelsim或是verilogXL等跑一下RTL sim
看看到底结果有没有错
才知道到底是RTL的问题还是FPGA implement问题
话说latch的产生还要顺便看看你用的FPGA是哪一牌的
Altera的LE似乎是没有内建latch，而是用gate合起来的
实际上的行为我就不清楚了，做类比的很少玩FPGA..
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