作者Trai (Trai)
看板Electronics
标题[问题] quartus II 的问题
时间Sat Feb 10 01:27:06 2007
请问quartusII 哪边可以看是否有合成出latch??
我不知道这样问对不对，因为目前的design时序一直不对，连续多笔运算
总是回随机出现几笔错误的结果，因此怀疑是不是因为latch的关系
但是我对FPGA的知识还不够，不知道EDA tool会不会自己避免latch产生
谢谢^^
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.113.89.1
1F：推 yenci:若RTL simulation过的话,先用nLint查你的RTL 02/10 09:16
2F：推 luckyBF:Quartus2应该没办法自己合成~但好像可以联结到synplify去 02/10 11:19
3F：→ luckyBF:我之前也遇过这样的问题，大多数是latch的问题~要尽量避XD 02/10 11:21