※ 引述《CuckooBoy (阿书)》之铭言： : 请教各位大大 : 常听人说不要用程式的角度去想数位电路 : 而要用数位电路去想程式 : 我不明白这道理耶..... : 因为我正在学VERILOG,我一直在担心我会跟他讲得一样 用程式去想数位电路 : 因为一般书上教的....好像就是用程式引导出数位电路 : 我有问过一些人 他们说........看就了就知道 要的功能是什麽数位电路 : 真的是这样吗? : 还是要用到卡诺图化简呢? : 因为合成出来的电路是最佳化的,我怎麽看得出来为什麽要这样兜呀? : 不是因为卡诺图化简的结果等於这样吗? : 还是..........? 你用什麽语言去写你的电路? hardware description, 是吗? 不管HDL或digital circuit design演进的历史,目前即然是用HDL设计数位电路 本来就是写语言 describes your design architectures 不是吗? 这样的想法为何还会用写软体的角度 codes your design? 若写了半天还是无法理解,我想只有一个原因,就是真的不是写HDL的料 剩下的就是设计的有效率,写比别人小,比别人快,别比人省电 这才是正真有天份的人分出高下的地方 也许数位的gate count,大家差不了多少,但timing, power就天差地远了 至於Karnaugh Map的问题,通常绝大部分时不需考虑comb. logics最简化的问题 因为synthesis tools会处理(当然对synthesis algorithms必要的理解是需要的), 主要原因在於它绝不会dominate, 而是你的 data-path 或是 mapping 的 ALUs 所以一个 elegency data-path 可让ALUs快/小,省电才是designer在 architecture level该考虑的问题 合成的netlists,和你的 design constraints, environments 和你的synthesis level (logic/physical), 和eda tools algorithms 都有关 也许在你的design constraints, environments 的特定下是最佳化的 不过相对於architecture design而言,是不重要的 --

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