你可以自己想一想 为什麽 always @( A or B or C) if ... 这样会合成成latch? 为什麽大家都不喜欢看到latch? 为什麽最好不要有讯号没放在sensitivity list内? 为什麽full case跟parallel case有其存在的必要性? 你想想看不同的写法 会是合成成什麽样子的电路? 事实上有很多为什麽你该问的是自己 而不是网友们 有很多类似的问题 你自己想过後 常常是环环相扣 很容易理解的 而且你可以去看VCS的user guide或是manual 我没记错会讲到一些coding style 包含blocking/non-blocking等等 这些东西都是要你"自己"花时间去看过才有用 网路上发问可能可以得到很快的回应跟收获 但是easy get easy erase... 不用多久你又会忘了很多东西 诚心的建议您 这种基础功夫要靠自己花时间去理解 才能根深蒂固 不过你在FPGA搞这些东西 FPGA用了很多cell library 你就算合成了 可能也看不太到实际上的schematic 你可能也无法体会不同的语法合成出来的差异性 -- 不过 事实上verilog只要你遵守固定的语法跟观念就可以了 除非你的观念/语法错误 才有可能让compiler合成出你意料之外的电路 而这些意外的电路通常都不小 而且难以控制又花area/power 不然我还没听过 一样的function谁谁谁光改写rtl code可以做出只有一半area的 通常SOC的决胜点都在analog...不同的架构area/power可以差到1/3 ※ 引述《CuckooBoy (阿书)》之铭言： : 请教各位大大 : 常听人说不要用程式的角度去想数位电路 : 而要用数位电路去想程式 : 我不明白这道理耶..... : 因为我正在学VERILOG,我一直在担心我会跟他讲得一样 用程式去想数位电路 : 因为一般书上教的....好像就是用程式引导出数位电路 : 我有问过一些人 他们说........看就了就知道 要的功能是什麽数位电路 : 真的是这样吗? : 还是要用到卡诺图化简呢? : 因为合成出来的电路是最佳化的,我怎麽看得出来为什麽要这样兜呀? : 不是因为卡诺图化简的结果等於这样吗? : 还是..........? --

※ 发信站: 批踢踢实业坊(ptt.cc) ◆ From: 203.69.97.52