作者lihgong (人生，是一句引用句)
看板Electronics
标题Re: [问题] full_case 和 parallel_case差别?
时间Mon Jan 8 19:37:08 2007
※ 引述《CuckooBoy (阿书)》之铭言：
: 在学Verilog时,遇到一个问题...
: 请问full_case 和 parallel_case 两者的HDL有什麽差别?
下面这份投影片
有说明 full_case 和 parallel_case 的功能
http://0rz.tw/6a2lk
这两个用法, 又叫做 Evil Twins
顾名思义, 不是什麽好东西, 尽量不要用
不要用最根本的原因, 是希望 synthesizer 和 simulator 看到的资讯一样多
避免 simulator 的结果和合成的电路, 行为不一样
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这个问题在新版的 SystemVerilog 有解
SystyemVerilog 提供了两个关键字: unique 和 priority
这两个关键字在上面的投影片也有介绍
有兴趣可以看看 :)
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