作者DecadentX (失踪很久的钥匙)
看板Electronics
标题[问题] verilog always 合成
时间Mon Jan 8 00:38:31 2007
像下面的例子
讯号线C有用到但没在always() 里面
这样合成出来结果
是一定有问题吗??
因为发现这样simulation只会出现 warning
不会 error
RTL sim 正确~~^^
Gate sim 有错....囧oo
所以想知道写这样
到底会合成出来什麽~~
always@( A or B )
begin
if(B && C)
A = B;
else
A = 0;
end
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 61.31.162.82
※ 编辑: DecadentX 来自: 61.31.162.82 (01/08 00:39)
1F：推 luckyBF:A不用写在always @ ()里，但b和c要写进去 01/08 01:02
2F：→ luckyBF:C不写的话~应该不会有问题~~但有可能会出现latch我猜D 01/08 01:04
3F：→ DecadentX:为什麽C不写的话会出现latch??? 01/08 01:11
4F：→ DecadentX:lu大解答一下阿~~大大大XD 01/08 01:12
5F：→ capric:warning应该是指C没有在sensitivity list中吧 01/08 01:33
6F：推 capric:若C的逻辑有改变，A的值预期应该也要改变 01/08 01:37
7F：→ capric:但是，C不在sensitivity list中，因此，A的值会维持不变 01/08 01:37
8F：推 luckyBF:我只是猜啦XD~~不一定会出现latch啦~~~另外推楼上的 01/08 02:19
9F：→ CuckooBoy:原来还有人跟我一样也在学Verilog 01/08 08:58
10F：推 sasako:"还有"很多人都在学呀..只要还在写verilog的人都算是在学习 01/08 16:12
11F：推 Zoomyoyo:喔 sasako 又见面了XD 01/10 00:07