作者capric (绿色海岸)
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标题Re: [问题] full_case 和 parallel_case差别?
时间Sun Jan 7 22:06:47 2007
※ 引述《CuckooBoy (阿书)》之铭言：
: 在学Verilog时,遇到一个问题...
: 请问full_case 和 parallel_case 两者的HDL有什麽差别?
这是synthesis时才会有影响，simulation时则没差
原则上避免使用，免得RTL与Netlist的function不符
full_case假设所有可能的情形都已经被考虑
因此，不需要加default statement
合成时将不会产生latch
parallel_case则是会产生multiplexer-like的电路
而不是一个priority的电路
大致上是这样子，有错请指正 ^^"
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.113.212.234
1F：→ CuckooBoy:full懂了,parallel还是不懂,可以针对它再说明白一点吗? 01/07 23:55
2F：→ CuckooBoy:multiplexer-like?没听过....那是什麽?书上怎麽没提到? 01/07 23:55
3F：→ capric:嗯，明天再写详细一点，没想到会被m ^^" 01/08 01:25
4F：→ CuckooBoy:平行的含意可以顺便讲一下吗?口以吗?^^"S 01/08 08:59