作者elf326 (小小)
看板Electronics
标题[问题] 请问有关cadence layout 出现的问题
时间Fri Jan 5 01:10:36 2007
在使用cadence layout的时候,做DRC通过,可是做LVC的时候却出现错误....
确认CDL是成功的,作LVS时该载入的档案也没有错误...
可是LVS结速出现的讯息却显示 "source could not be readed code4**" 还有NO Match
-ing之类的讯息(元件),所使用的制程是TSMC RF 0.18um制程,是使用PDK1.2版来做layout
的
以前做过0.35um的制程,CDL出来的netlist档要修改,那0.18um也要吗?
想请问大大有遇过类似的状况吗?.....谢谢^^"
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 125.229.1.54
1F：推 hhnd:其实蛮希望ptt可以开一个专门讨论cad tool的版的... 01/05 06:32
2F：→ hhnd:真的有这种必要 , 有些tool真是不太好用 01/05 06:33
3F：推 ilovecatch:T18 .sp档跑LVS也要修改阿 cic有说明档可下载 01/05 12:10