作者sasako (smile~^^)
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标题Re: [问题] begin的问题
时间Wed Jan 3 15:55:38 2007
※ 引述《CuckooBoy (阿书)》之铭言：
: 我之前学过VHDL啦!
: 虽然学过,Verilog还是有些会看不懂!
: 请各位大大就忍耐一下罗~(我知道有人已经对我问的简单问题觉得感冒,SORRY~^^|||)
: 今天看verilog发现一个问题......
: 请问begin使用时机?
: 我曾在下面语法看过
: 不知道还有没有其它情况会出现,如果还有.....大大可以顺便讲一下罗~
: (因为有时候看一些程式,下面语法又没有begin,有时候又出现....)
: -1-
: always@()
: begin <==
: -2-
: case (state) 後面
: state : begin <==
推文有说了...
begin就是C的{
end就是C的}
那个case写法
state:那好像不用begin end...
不过写了也没差.....
因为前阵子忘记加begin end，还是跑得出来...
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