※ 引述《CuckooBoy (阿书)》之铭言： : 请问一个简单的 C = A and B : 可以用always与assign去写 : 请问两者差别为何 ? : verilog 初学者,看过verilog的书了.... : 不过还是弄不清楚 : 不知到高手可以帮小弟解惑一下!! : 你们应该会觉得这麽简单还问.......不要骂我>"< 看你高兴罗！ 不过我们老师不喜欢写assign... 说啥assign是不好的coding style... 他喜欢写成always的combinational... （combinational就是没有clk 另外一个我都说sequential 就是有clk） 我是觉得要是你条件很多，就写成always的形式... debug比较好找.. 条件简单就assign... 另外assign和always的宣告不一样...怎麽不一样 就自己翻一下书吧... 所以我觉得assign和always作用是一样的，至少在wave上面的表现相同.. 就是那种几乎毫无delay... --

※ 发信站: 批踢踢实业坊(ptt.cc) ◆ From: 140.114.25.119 ※ 编辑: sasako 来自: 140.114.25.119 (01/03 15:49)