※ 引述《CuckooBoy (阿书)》之铭言： : 请问一个简单的 C = A and B : 可以用always与assign去写 : 请问两者差别为何 ? : verilog 初学者,看过verilog的书了.... : 不过还是弄不清楚 : 不知到高手可以帮小弟解惑一下!! : 你们应该会觉得这麽简单还问.......不要骂我>"< 本来也想推文发表意见的~ 但觉得不好讲~~也觉得自己讲得不一定对~~ 更觉得自己可能不知道自己在讲什麽~~ 但看到推文说~~always @ (触发条件)~说这是触发条件~~ 而assign是随时改变时~~又想跳出来讲了~ 因为alwasy 有个写法可以写成~~always @ * 那是不是也变成随时改变？ 那这样合出来的电路是不是又会跟assign一样？ 我不知道~~我还满懒得试的XD 但就大致而言~~always大部份是用在有做clk或者是所谓「缘触发」的动作的~ 而assign则是很单纯的「组合逻辑」~ 所以假设只是单纯的组合逻辑的话~~我会觉得用assign写比较适当~ 小弟最初的想法~ 会觉得用什麽写法都无所谓~~ 重点是合成出来的电路~~ 必须是自己头脑想的电路~~这才是正确的~ 但最近被教授叮~~ 他当然也觉得写出来的电路要跟头脑想的一样没错~ 但他特别注重一点----可读性 就是让这程式给别人看也看得懂~ 给自己放个三个月後看~也可以一目了然才行~~ 所以变得有些很硬体观念的电路~ 例如多工器：我以前连想都不会想多工器这东西，直接用and去做出来~~ 例如： and (a_out, a讯号, 选择a讯号) and (b_out, b讯号, 选择a讯号_bar) or (输出的讯号, a_out, b_out) ↖(不知道大家看不看得懂我的意思XD，够硬体了吧XD) 而要改成 assign 输出的讯号 = 选择a讯号 ? a讯号 : b讯号 这样写教授才满意 所以到底用哪个写法比较好~~ 我还是不清楚XD~~ 不然就都试试看~看合成出来的电路有没有哪个比较好或不好吧XD -- 我患了一种看到正妹~就不敢打招呼的病...... --

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