作者Seals (海豹印章特种部队)
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标题[问题] 有关VHDL的问题
时间Mon Dec 25 18:30:52 2006
预到一件怪事
一般来说
process (SIGNAL)
begin
if SIGNAL= '1' then
Q <= '1' after 20 ns;
end if;
end process;
这样子应该就可以把Q给设值了
不过回去做这样的判断的时候
process (CLK)
begin
--...
case Q is
when '1' =>
--<...>
when orhers =>
-- <...>
end case;
end process;
都会完全判断到others的部分去~ 也就是不管怎麽触发signal~ 他都会判断到非'1'的地方
这太诡异了 :(
为什麽会这样呢 :(
--
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◆ From: 218.169.69.175
1F：→ CuckooBoy:不明白你的意思, vhdl有after语法?不是模拟才可以用? 12/27 18:56