作者cpt (post blue)
看板Electronics
标题Re: [问题] 名词-> Gate-Length Biasing
时间Fri Dec 15 19:44:34 2006
※ 引述《doono (refulga)》之铭言：
: 大尺寸元件或许OK，如果是小尺寸元件，可能会有mismatch的问题。
: Lgate<0.1um的元件一来short-channel effect在n/pMOS的劣化现象各自
: 不同，其次pocket/LDD lateral straggle也不一样；若是类似Intel
: 90nm以下的source/drain SiGe技术，情形会更严重。
: 通常代工厂会针对customer的个别产品特性需求去修OPC，再配上类似於
: checker board的手法去作multi-Vt。
其实我也很好奇以後要怎麽搞下去
原 po 那篇论文的确只是暂时缓一缓的作法
65nm node 再小下去的电路
光是 gate leakage 就高达 static power dissipation 的一半以上
现在 45nm 也快出来了, 有点难想像漏电会漏得多离谱
不知道啥时得被迫改出 multi-gate structure?
(原件我不太懂, 纯粹只是猜测而已 @@)
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 71.60.19.253