作者doono (refulga)
看板Electronics
标题Re: [问题] 名词-> Gate-Length Biasing
时间Fri Dec 15 00:00:11 2006
※ 引述《cpt (post blue)》之铭言：
: 这里的 biasing 不是偏压的意思
: 其实这就是学术论文的弊病
: 明明是很简单的概念, 就要用看起来比较专业的字眼, 反而容易混淆
: 上偏推文的 paper 大意是说, 为了减少 digital circuit 的漏电
: 采用比 minimum gate length 稍微长一点的 gate length
: 可以有效降低漏电, 又不会让 delay 大太多
: 此法比传统的 multi-Vth 要省光罩
大尺寸元件或许OK，如果是小尺寸元件，可能会有mismatch的问题。
Lgate<0.1um的元件一来short-channel effect在n/pMOS的劣化现象各自
不同，其次pocket/LDD lateral straggle也不一样；若是类似Intel
90nm以下的source/drain SiGe技术，情形会更严重。
通常代工厂会针对customer的个别产品特性需求去修OPC，再配上类似於
checker board的手法去作multi-Vt。
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 210.58.20.71