作者deathcustom (Schreier是大师)
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标题Re: [问题] 大一逻辑设计的题目
时间Mon Nov 13 02:08:53 2006
1F：推 Zoomyoyo:大ㄧ就教 CMOS logic gate? 这不是大三选修才会碰到吗... 11/12 23:29
2F：→ Zoomyoyo:大ㄧ没上过电子学怎麽知道电晶体怎麽操作阿... 11/12 23:29
3F：推 SILee:是的PUN一定要用PMOS 不然会有Body Effect 11/12 23:29
4F：→ SILee:至於Body Effect是啥.....一言难尽 11/12 23:31
※ 编辑: killer9619 来自: 140.117.192.125 (11/13 00:02)
※ 编辑: killer9619 来自: 140.117.192.125 (11/13 00:03)
5F：推 killer9619:感谢解答 其实我们也没有仔细教过CMOS 只有带过 11/13 00:11
6F：→ killer9619:只是自己在做题目觉得很奇怪而已~ 11/13 00:12
7F：推 pow:正解：因为NMOS没办法把S跟D都往上拉到跟G一样的VDD 11/13 00:27
8F：→ pow:跟BODY EFFECT没关系... 11/13 00:28
其实这就接近正解了
在一般的考量下
PMOS放下面只能把VO拉到|Vthp|
NMOS放上面只能把VO拉到VDD-|Vthn|
注意，这是说一般考量
当然你可以放久一点让VO被PMOS往下拉到GND
被NMOS往上拉到VDD
这时候MOS进入"sub threshold region"
电流非常小(电流的表现视同PN JUNCTION)
所以要把OUTPUT拉到底要等满久的Orz
9F：推 SILee:是吗 囧" 小弟受教了 11/13 00:31
10F：→ SILee:<-----电子学没学好 11/13 00:31
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