作者acelp (未来，一直来一直来)
看板Electronics
标题Re: [请益] Xilinx FPGA 烧录问题??
时间Mon Oct 23 10:31:40 2006
testbench会gen clock吧? 可是你的clock应该是从FPGA的PLL gen出来的
而且bench所用的语法 有些根本不是verilog
ISE或是synplify compile根本不会过
※ 引述《needhope (Let's move out)》之铭言：
: 大家好
: 第一次使用XilinxFPGA
: 读完ISE Tutorial 跟 版子的spec
: 已经知道怎麽烧到 rom 跟直托 configure FPGA
: 我的问题是 可以一起把 testbench 烧入 FPGA 吗?
: 因为有一个电路的 IO port 很多.. 可以直接将电路的testbech
: 烧入 然後看将 output port 拉出来看结果吗?
: 谢谢大家
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 203.69.97.52
1F：推 needhope:囧 那就是没有办法了@@" IO port好多 不知道怎麽给input 10/23 10:47