作者Rigid (阳光下的奇蹟)
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标题Re: [问题] VLSI - via所造成的DELAY
时间Tue Sep 19 21:05:06 2006
※ 引述《nhalex (好人卡一张)》之铭言：
: 我们都知道vias的多寡会影响chip的performance.
: 请问一下是否有人知道via 再routing中所造成电路的delay如何模拟?
: 是否有相关的model可以计算?@@"或者是否有相关paper..?!
: 麻烦解答^^"" 谢谢
在线宽较小的制程中
via造成delay的问题主要来自於contact resistance
用模拟的方式意义并不大
因为不同的材料之间 甚至是同一个材料不同的沈积条件或回火条件
都会影响到via之contact resistance
一般来说解决的方式都是牺牲空间
多打几个via contact来降低contact resistance
而contact resistance除了会增加RC delay外也会另晶片的power consumption
大幅增加
尤其在线宽较小的元件中
因为current较小 故RC冲放电所消耗的能量比例相对提高
所以一般会多打几个contact hole来克服这样的问题
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