※ 引述《[email protected] (新竹大闷锅-下棋罗)》之铭言： > 小弟最近想自学verilog , 看了一本设计实务的前言里面提到, > 设计者可以用 transistor model, gate level model, register transfer level > 及 behavioral model 等四种不同层次的表示法来描述所设计的电路, > 想请教各为大大, 这四种不同层次的表示法不同之处在那? 是否有其使用时机或是 > 各个表示法有无其优缺点? 还请有经验的大大能分享一下您们使用verilog 上的心 > 得与经验, 谢谢~~ transistor model: 最底层的，用电晶体来兜出你的电路， gate level model: 比电晶体高一层，用逻辑闸兜出你的电路， 因为逻辑闸也是用电晶体做出来的所以数位电路要很熟， 逻辑电路设计要强 register transfer level: 顾名思义，用暂存器与状态转移来达成电路的功能 behavioral model: 行为模式，类似C语言，当然也是最高层最容易上手， 但很多人不了解verilog硬体描述语言其精髓，容易产生很多迷思。 -- ◤◥ Origin: 国立台湾师范大学˙精灵之城 bbs.ntnu.edu.tw ◣◢ Author: bbpoetry 从 61-228-99-15.dynamic.hinet.net 发表