※ 引述《netstraveler (渡边昇)》之铭言： : ※ 引述《[email protected] (新竹大闷锅-下棋罗)》之铭言： : : 小弟最近想自学verilog , 看了一本设计实务的前言里面提到, : : 设计者可以用 transistor model, gate level model, register transfer level : : 及 behavioral model 等四种不同层次的表示法来描述所设计的电路, : : 想请教各为大大, 这四种不同层次的表示法不同之处在那? 是否有其使用时机或是 : : 各个表示法有无其优缺点? 还请有经验的大大能分享一下您们使用verilog 上的心 : : 得与经验, 谢谢~~ : transistor model:用电晶体来兜你的电路 : gate level model:用逻辑闸来兜你的电路 以目前的IC design不会用到上述的两种方法，原因是电路太过复杂 用transistro和gate level做design大概会做到死，另外，这两种 都是technology dependent，换一种制程的话整个design要重改.. : register transfer level:又称RTL,较抽象的电路描述形式, : 主要的考量观点就是暂存器的资料转移流向 一般的IC design都是使用此种方法，单纯的combinational logic和 sequential logic。 : behavioral model:最抽象的电路描述形式,近似於传统程式语言, : 目前还不适合用来撰写真正的电路,多用来写testbench 语法最不严谨，用於testbench之中，只要能够造出你要的stimulus vector 即可，另外通常behavioral code不做合成之用。 题外话，要学只要把RTL和behavior学好就可以，难度的话，个人觉得 testbench要比RTL难写多了。 --

※ 发信站: 批踢踢实业坊(ptt.cc) ◆ From: 61.66.243.100