作者netstraveler (渡边昇)
站内Electronics
标题Re: 请问verilog 语法的概念
时间Fri Sep 1 10:15:02 2006
※ 引述《[email protected] (新竹大闷锅-下棋罗)》之铭言：
: 小弟最近想自学verilog , 看了一本设计实务的前言里面提到,
: 设计者可以用 transistor model, gate level model, register transfer level
: 及 behavioral model 等四种不同层次的表示法来描述所设计的电路,
: 想请教各为大大, 这四种不同层次的表示法不同之处在那? 是否有其使用时机或是
: 各个表示法有无其优缺点? 还请有经验的大大能分享一下您们使用verilog 上的心
: 得与经验, 谢谢~~
transistor model:用电晶体来兜你的电路
gate level model:用逻辑闸来兜你的电路
register transfer level:又称RTL,较抽象的电路描述形式,
主要的考量观点就是暂存器的资料转移流向
behavioral model:最抽象的电路描述形式,近似於传统程式语言,
目前还不适合用来撰写真正的电路,多用来写testbench
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 210.241.236.28