※ 引述《[email protected] (乖宝宝)》之铭言： > ※ 引述《[email protected] ( )》之铭言： > > 转信站: KimoWebBBS!netnews.kimo.com.tw!news.csie.ncu!news.ncu!ctu-gate!news.ntu > > Origin: sally.csie.ntu.edu.tw > > ※ 引述《[email protected] (乖宝宝)》之铭言： > > : ※ 引述《[email protected] (哇哈哈~)》之铭言： > > : > 转信站: KimoWebBBS!netnews.kimo.com.tw!news.csie.ncu!news.mgt.ncu!news.ncu!ctu- > > : > Origin: sally.csie.ntu.edu.tw > > : > 不是捏...是大电路里的小元件DRC时出现的错误.... > > : > 这样有关系吗??? > > : 喔 喔~~!!! > > : 那关西可大了喔~~!!! > > : 你要重画唷! > > : 不然是不能下线的 > > : 在你的layout软体里面改 > > : cadence Virtouso : options-->Display -->X,Y snap spacing > > : laker : Options --> Change Grid > > : 35好像最小可以设定成 0.025 > > 是可以设定没错 > > 但 为 可忽略错误不会影响下线 > > Offgrid问题 Calibre (V2.3A) > > 整颗晶片 > > 注解用编号 > > D35.X.01.VERTEX_OFFGRID > > TSMC 0.35um CMOS制程之grid为0.025um ， > > 所以Calibre会检查布局中各多边形之端点是否符合grid的需求， > > (各端点之X,Y座标须为0.025um之倍数) > > 若不符合就会出现 VERTEX_OFFGRID的错误， > > 而Offgrid问题应不至於对制程造成影响。 原作者说的是电路中元件的offgrid,而这可能造成制程和layout时画的大小不相同,但当然一样可以下限制作,只是做出来function不太可能会对,因为制程没办法做到那麽细的解析度 然而因为工研院.35的PAD本身就有offgrid,这才是因加入PAD後才可忽略的错误 不然你可以试下.18制程,.18的PAD没有offgrid的问题,这时你的LVS若有offgrid,CIC是不会让你下线的. -- ※ Origin: 奇摩 大摩域 <http://bbs.kimo.com.tw/> ◆ From: 140.124.71.134