作者specman (竹科流浪犬)
看板Electronics
标题Re: 如何做设计验证？
时间Wed Aug 2 22:53:02 2006
Vera, Specman e, 或是System Verilog还是需要人去写
testbench, 自动产生pattern, 实际还是要靠你写的一
些constrain rule去让这些tool去产生, 另外还有test
senario怎来, 如何定coverage index这些都还是要人
用这些Tool提供的程式语言来写!
原作者问题, 可以参考Writing Testbenches
※ 引述《acelp (未来，一直来一直来)》之铭言：
: 有专门做verification的tool
: 有兴趣去看一下vera 他可以做SOC的验证
: 自动产生pattern 号称coverage超高的
: FPGA事实上合成跟target chip不一样 还是有一些风险的
: 而且FPGA还是要人去测 还是有pattern coverage的问题
: ※ 引述《[email protected] (少年的)》之铭言：
: : 用 FPGA 测，也应该会用一些 Patterns 来 run, 如果这些 patterns coverage
: : 不够，怎麽办？（那我们怎麽知道 coverage 不够？要等到 Chip 回来才知道吗？）
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