作者Rigid (阳光下的奇蹟)
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标题Re: [问题] Buffer量测问题
时间Sun Jul 30 08:18:47 2006
※ 引述《whsu (淡淡如水...)》之铭言：
: 请问...
: 本人在设计buffer(OP)，
: 经由CIC下线，後来实际的量测值，
: 出现"rising/falling settling time"比模拟值还要快的现象，
: 一直找不出为何会有如此结果，
: 想请教各位高手，是什麽原因导致此现象的?
: 谢谢！
会不会是实际膜厚比模拟的大
或是poly的doping比设计的大
这样的话会造成capacitance变小或resistance变小
RC delay decrease
我猜的啦
制程有很多原因可以探讨
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这是赶流行~
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