※ 引述《Agilent (安)》之铭言： : 各位大大好 : 小的设计了一个folded cascode opamp : 接1pF的load电容，模拟过unit-gain bandwidth是2GHz左右 : gain是4xdB，phase margin应该是75 : 再接两个gain boosted stage gain变7xdB左右，phase margin剩54 : (其实我hspice语法不熟，不太会看，所以不知道这样是不是真实的规格) : 欲用在adc上，现在接成switched-capacitor sample and hold 电路 : 输入弦波测试(100kHz),使用的sample clock的周期是10ns : 出来的波形在hold phase结束时尾端波形会跳上去 : hold phase大概只有4ns,clock的transition time是0.5ns : 我实在想不透原因在哪里，为甚麽波形不会稳定成平的 : 不知道是op出错了,还是我接SHA电路错了 : switch是用nmos和pmos组成的transmission gate 虽然我看不出来哪里错 不过我觉得 并不需要每个switch都用CMOS Transmission Gate去做 若是单用NMOS switch就可以完成的 就单用NMOS就好了 多了个PMOS只会增大寄生电容而已 而且PMOS的mobility只有NMOS的0.3倍左右 为了降低Ron来加入PMOS 感觉好像不值得 譬如说 在input端 因为input signal的swing大 采用CMOS Transmission Gate使满合理的选择 那如果确定switch的另外一端接的Vcm电压只有1V(以0.35um的制程来说) 单用一个NMOS来做switch (因为NMOS poor 1, PMOS poor 0) performance应该会比较好才对 : 下面是上面讲的hspice档案和模拟的图 : http://0rz.net/661wu : 可否请有空的大大帮我想一下问题出在哪 : 感激不尽 --

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