※ 引述《JACKIEYOUNG (希希)》之铭言： : ※ 引述《Agilent (安)》之铭言： : : 各位大大好 : : 小的设计了一个folded cascode opamp : : 接1pF的load电容，模拟过unit-gain bandwidth是2GHz左右 : : gain是4xdB，phase margin应该是75 : : 再接两个gain boosted stage gain变7xdB左右，phase margin剩54 : : (其实我hspice语法不熟，不太会看，所以不知道这样是不是真实的规格) : : 欲用在adc上，现在接成switched-capacitor sample and hold 电路 : : 输入弦波测试(100kHz),使用的sample clock的周期是10ns : : 出来的波形在hold phase结束时尾端波形会跳上去 : : hold phase大概只有4ns,clock的transition time是0.5ns : : 我实在想不透原因在哪里，为甚麽波形不会稳定成平的 : : 不知道是op出错了,还是我接SHA电路错了 : : switch是用nmos和pmos组成的transmission gate : : 下面是上面讲的hspice档案和模拟的图 : : http://0rz.net/661wu : : 可否请有空的大大帮我想一下问题出在哪 : : 感激不尽 : 我说说一下我的想法 如果你想知道那里错 其实很简单 : 你就用理想op下去做不就知道了 不过我想这个十之八九是放大器有问题 : 我看了你的档 其实心里有些疑问　你用了并联 不过却不是整数 : 　 : 　中间很多值也都调到小数点两位　连外接的偏压源也是　真要下出来　 : 　恐怕做测试的板子会比你设计它还要难 可能实际的状况要考虑一下 真是非常抱歉，因为我还不太熟orz : 关於你的问题　你把clock放慢　看看是不是settling　time的问题 : 不过我印象中1.8v下 1p的loading可以做到2G这麽高吗~~ 我原本的那个好像有点调错了,不过调错的那颗电流用很高, 大概一个branch用3.7mA,後来用1.6mA+1pF的load就大概1GHz左右 : 我以前做过大概能做到700M就不太简单 不过当然是我的功力有待加强 : 　特别是你又加了gain boosting 输出阻抗应该会满大的 : 　嗯,我的gain後来冲到82dB左右 : 　你可以稍微估算看看 通常switch 在切换也是会有spike : 不过看你的图　我觉得是很不正常　取出来的值应该不对 : 另外gain要多大也是一个考虑的问题 愈大只会让其他条件受到压缩 : 够用就好 除非你是有效能上的考量.... 这是小弟的一些想法 感谢大大的指导 --

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