作者klove (none)
看板Electronics
标题Re: [请益] [IC设计]PrimeTime : Startpoint & End …
时间Sun May 7 10:31:59 2006
※ 引述《[email protected] (可爱的哲哲)》之铭言：
: 【 在 [email protected] (ptta) 的大作中提到: 】
: : 请问各位，我用Synopsys PrimeTime跑STA时，发现一个奇怪的问题
: : 同一个Flip-Flop当Startpoint 与 当Endpoint时，
^^^^^^^^^^^^^^^ 问题在这里... :p
同一颗D-FF怎麽能有两种不同的clock skew
不合理阿
而且我只跑best case....并非best/worst case分析模式造成的
谢谢....
: : 他的clock latency竟然不一样....
: : 我的operating_condition是single，而且sdf 只读min case
: : 应该不是operating_condition==chip_variation所造成的
: : 请各位大大告诉我哪里错了？
: 要看你这个是那个阶段的 STA report.
: 如果是 post-layout，不一样并不奇怪。
: 要考虑 clock skew
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