作者diojojo (恶灵20)
看板Electronics
标题[问题] 请问一个多工器的问题
时间Wed Mar 29 22:28:22 2006
小弟现在是在设计有关通道编码的数位IC
其中有使用到95bit的2对1多工器,但是遇到一个很奇怪的问题
小弟是使用ISE v7.1+Modelsim 6.0a来进行模拟
使用Verilog HDL语言
在Place & Route Simulate的时候
会出现下面奇怪的现象
就是在输出的前面一小段
都会有奇怪的密密麻麻的错误输出
这是什麽样的问题呢？
图片如下：
http://www.chu.edu.tw/~ee86041/test.JPG
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