作者pupucar (knock!knock!)
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标题[问题] 关於verilog post-P&R的问题
时间Mon Jan 2 00:29:17 2006
请问在执行POST-P&R模拟时
有可能在什麽情况下跑到一半时出现unknown的值呢
初始值有RST到 跑了一段正常状态时间後在某点出现XX
之後後面都是XX
在behavior和post-translate时一切正常
问题蛮烂的 因为可能性好像很多
不过我快被弄疯了 请高手们给点经验吧 只要有可能的情况就行了 感恩!!!
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 61.229.18.46
1F：推 tkhan:第一、电路内有用到latch..第二、出现loop.. 01/02 09:43
2F：推 pupucar:看过合成了 都没有 囧rz 不过还是感谢! 01/02 18:06
3F：→ Aragom:原po是说gate-level pre-sim和post-sim mismatch吗??? 02/15 02:23
4F：→ Aragom:如果是如此的话我猜你APR之後timing没有收敛啦 02/15 02:24
5F：→ Aragom:建议你可以用PrimeTime分析一下APR之後的STA 02/15 02:24