作者ric2k1 (Ric)
看板EE_DSnP
标题[情报] ref program (temp)
时间Wed Jan 12 22:33:25 2011
有监於上面几篇的一些 bugs，以及有些人也许想要比较一下 cirfraig 的结果，
我把我目前完整的的 ref prog 上传到 ceiba 的公布栏了，
有兴趣的人可以先下载来看看。
我还在跑一些大 cases 看看有没有甚麽问题，
如果有空的话也会再调一下 performance。
已经写到 fraig 的人可以测一下 sim10.aag 那个档案。
fraig> cirp
Circuit Statistics
==================
PI 36
PO 1
AIG 260
------------------
Total 297
FRAIG 之後应该只剩一个 PO gate:
fraig> cirp -n
[0] CONST0
[1] PO 753 !0
Runtime 应该是可以秒杀...
fraig> usage
Period time used : 0 seconds
Total time used : 0.01 seconds
Total memory used: 0.1367 M Bytes
(Note: 原始电路为 ISCAS 85 的 C432 benchmark circuit)
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 114.36.51.20
1F：→ ric2k1:11:20pm, 01/12 更新 (fsim 的 bug,也影响到 fraig的效能) 01/12 23:25
2F：推 puerpuella:刚刚测试sim08,不过为什麽fraig完strash会删掉gate? 01/12 23:48
3F：→ puerpuella:可以strash掉的不是会出现在FEC pairs里面？ 01/12 23:48
4F：→ ric2k1:不是很了解楼上的问题... 我的解释是: (1) fraig 的时候会 01/12 23:56
5F：→ ric2k1:FEC pairs 是 EQ or not EQ, 如果是 EQ 的话，我会三不五时 01/12 23:56
6F：→ ric2k1:的呼叫 merge 的动作把其中的一个 gate 删掉，并且将这个 01/12 23:57
7F：→ ric2k1:FEC pair 拿掉 (因为不再是 candidate 了!)，如果证明是 01/12 23:58
8F：→ ric2k1:不 EQ, 我会收集到足够的 patterns 後再跑一个 32-pattern 01/12 23:59
9F：→ ric2k1:的 simulation 来重新整理 FEC pairs, 所以这种情况这个FEC 01/12 23:59
10F：→ ric2k1:pair 也会被拿掉。 (2) 一些 gates 被删掉之後我会重新产生 01/13 00:00
11F：→ ric2k1:DFS list, 并且呼叫 strash() 以及 constant simplify() 来 01/13 00:01
12F：→ ric2k1:化简电路，所以像是 sim10.aag 才会被化简成只剩一个 node 01/13 00:02
13F：→ ric2k1:(4.5 楼漏句) 使用 SAT 去证明 01/13 00:03
14F：→ ric2k1:呃... 12:40am, 01/13 更新 (circuit simplification bug) 01/13 00:54
15F：推 puerpuella:抱歉可能没有说清楚..我的意思是跑了让fraig跑完之後， 01/13 09:09
16F：→ puerpuella:我下strash指令，又有gates被merge掉，可是这些被merge 01/13 09:09
17F：→ puerpuella:的gate不是应该会出现在FEC pair中而被SAT证明? 01/13 09:10
18F：→ ckmarkoh:突然发现一件事 sim10.aag只要一直strash和optimization 01/13 18:22
19F：→ ckmarkoh:就可以变成一个const0接到opt了 还不需要用到fraig 01/13 18:23