※ 本文是否可提供台大同学转作其他非营利用途？（须保留原作者 ID） （是／否／其他条件）：是，但请另外通知作者 哪一学年度修课： 102-2 ψ 授课教师 (若为多人合授请写开课教师，以方便收录) 开课：吴安宇教授 授课：助教群讲课 + 吴安宇教授补充 λ 开课系所与授课对象 (是否为必修或通识课 / 内容是否与某些背景相关) 电机系选修 δ 课程大概内容 1.Course Overview, Digital System Design Introduction 2.Fundamentals of Hardware Description Language 3.Logic Design with Behavior Coding, Design Verification Tool 4.Testbench Writing, Synthesizable Coding of Verilog 5.Complexity Management, Improving Timing/Area/Power 6.Synthesis Overview and Tool Usage --------------------------期中考-------------------------- 7.Advanced Topics on Synthesis 8.Design Guideline: From Spec to Circuit 9.Memory Hierarchy 10.Pipelined Architecture of MIPS 简而言之期中考前是在教写verilog以及合成工具的使用；期末则是一些计算 机结构的内容 Ω 私心推荐指数(以五分计) ★★★★★ 内容：★★★★★ 课程维护：? η 上课用书(影印讲义或是指定教科书) 无指定书籍，於ceiba上提供投影片，但有列参考用书 参考用书： (ceiba上列的，应该是数位系统设计的书) "Advanced Digital Design with the Verilog HDL," by M. D. Ciletti, Prentice Hall, 2003. (Main Verilog coding textbook) "Verilog HDL: Digital design and modeling," Joseph Cavanagh, CRC Press, 2007. (Reference CPU textbook) "Computer organization and design: The hardware/software interface," David A. Patterson and John L. Hennessy, 2009, 4th Edition (Reference Verilog coding textbook) "Digital system designs and practices: Using Verilog HDL and FPGAs," Ming-Bo Lin, Wiley, 2008. 这些书会讲到一点点，但是只看投影片也还好 μ 上课方式(投影片、团体讨论、老师教学风格) 投影片上课，投影片会事先公布於ceiba上，助教都是讲投影片，但是不同助 教的口条有差，有些比较像念投影片，有些会补充一点东西让你有上课动力 σ 评分方式(给分甜吗？是紮实分？) 课程网： Homework 34% + Midterm Exam 28% + Final Project 30% + Impression 8% 第一次上课投影片： Homework 30% + Midterm Exam 30% + Final Project 35% + Impression 5% 所以有点搞不清楚是用哪个算orz，问教授教授也是说看助教群决定 另外有一个模拟的IC contest，最多可以加学期总成绩3%，故满分为103分 有没有调分不清楚，一是因为不清楚是用上面哪种方式算的，二是因为没有 公布final project的分数就直接喷等地了，所以只能用助教寄信要我们确认 作业和考试等成绩的信来推估可能调幅，个人觉得是用上面列的前三项来算 ，加上IC contest的分数後用Impression那8%或5%的分数做调整空间，但不 知道Impression会不会给满或者是假设Impression给满後会不会再调 之所以说Impression只用来做调分空间的原因是他说这部分是上课参与和态 度，但除了Final presentation老师会认一次人以外并没有特别点过名，所 以感觉这部分只是作缓冲 感觉整体给分是偏甜，因为虽然没有什麽调整但是作业和final project里面 的口头报告都给颇甜然後还有IC contest当作加分，唯考试比较麻烦容易手 滑就掰了。 ρ 考题型式、作业方式 先讲Homework吧，HW共有四次，内容如下： 1.Carry Ripple Adder + Barrel shifter + Adder Shifter Unit 2.ALU + Register File + Simple Calculator(and Verification with FPGA) 3.Single Cycle MIPS 4.Cache Unit Design HW1是练习gate level和RTL level；HW2是behavior level；HW3,4算是final 的前置作业，都是写verilog，其中HW2要写testbench，难度并不难，除了HW3 要比效能而且给分有点谜之外，其他都算给得满甜的。 再来是期中考，期中考有点像在纸本coding，外加各种问答题，就考期中考 周前的内容，难度并不简单所以要读一下，改分上并不容易高分但也不会太惨 ，多数人是60~70上下，90分只有一个还两个的样子，因为助教改得满细的而 且不太通融，所以每题扣个一点点就难上8,90，问答的地方也是各种细，所 以要读熟，但是太冷僻的语法不会考。 final project是pipelined MIPS design，2-3人一组，特殊情形可以四人 ，分两部分：baseline及extension，baseline即是设计pipelined MIPS及 其所用之cache，两者都要可合成而且通过po sim，extension则是有两项： (1)branch prediction (2)L2 cache，至少要完成一项，但感觉大家两项都 会完成，然後又是军备竞赛所以其实是两项都要做，要可合成电路但不要求 通过po sim。 final project的分数分配如下： baseline 60% + extension 25% + oral presentation 10% + report 5% IC contest好像是用某年的IC竞赛改的，一到两人一组，在12小时内完成可 获加分，写的是RTL level且要可合成，详细计分方式如下： 。未完成队伍：依完成程度酌量给分 (0 ~ +1.5%) 。完成队伍：总平均成绩 + 1.5% 。上传时间前50%完成队伍，总平均成绩 + 2.0% 。上传时间前25%完成队伍，总平均成绩 + 3.0% ω 其它(是否注重出席率？如果为外系选修，需先有什麽基础较好吗？老师个性？ 加签习惯？严禁迟到等…) 出席率表面上是写会在impression那部分，但是好像没有实际计分 基础好像也不会怎样，因为这门课是教verilog，但verilog本来就跟其他程 式语言有满大的差异，所以感觉不需要程式基础，但如果有修过计算机结构 ，或者本身会verilog的话会好上手许多。 老师个性喔，上课不要影响台上的人就好，但他比较希望同学不要滑手机但 不会特别当人，但讲话他会不高兴。 加选是三类，基本上老师不希望人数超过40人，但是第三周可以卢卢看加签 Ψ 总结 这门课是当作修数电实验或者是CVSD(电脑辅助积体电路系统设计)的入门课 ^^^^听说 DSD + IC lab = CVSD ，还满推荐想走数位的同学修修看这门课，但是如果有修过这两门课的话修 这一门课就会略嫌简单，但熟练度可以增加不少；但是在课程维护上有几个 毛病要改： 1.testbench各种错 2.spec和助教来信各种不一致 3.final presentation前三天才给testbench 4.到最後testbench还是有错 好啦只是想抱怨一下，有兴趣的同学还是来修一下，毕竟助教每年会换，这 门课的内容也是满重要且值得一修的。 --

※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 42.78.144.144 ※ 文章网址: http://webptt.com/cn.aspx?n=bbs/EE_Comment/M.1404624432.A.ADC.html ※ 编辑: so15963 (42.78.144.144), 07/06/2014 13:27:21 ※ 编辑: so15963 (42.78.144.144), 07/06/2014 13:27:52