※ 引述《bbuc》之铭言： : 作者: TaipeiWind (人生太奇妙了 ) 看板: Tech_Job : 标题: Re: [问题] 一些数位ic design遇到的问题 : 时间: Fri Apr 10 11:15:41 2009 : 你的问题很简单 你有一个 high fanout input, 他drive很多logic : synthesis 遇到fanout过多的问题 : 你有想过 为什麽不挡 反而没事吗?? : Ans : 因为tool下了ideal network 在上面 : 为什麽tool会下这个attribute ? : 因为一般来说 high fanout synthesis(HFS) 是在backend做的 : 就像 scanen, clock reset 这些讯号 : 他们都有很多fanout, 在synthesis做是没有意义的 : latch了 为什麽出事? 因为tool没下ideal network 在你的latch out : 所以synthsis tool 做了 HFS : 解法 : (1) No latch, 但是在backend要记得做high fanout synthesis : (2) latch, 但是要自己在.sdc 下ideal net\※work on latch out : backend也要做high fanout synthesis : clock uncertainty : 看你的制程 不用太大 一般0.5ns算很大了 : propagating delay : 我有一点忘了 不过frondend好像不用下 (不确定XD) : clk latency : 如果是作业的话 不用下了啦.... : 建议你把.sdc 的doc好好看一下 自己试看看 有下没下的差别 : 主要还是要看的你control signal是长什麽样 : 如果简单一点的 下个false path 又快又省事.... 这位强者说得没错 fanout的问题可以留到後段Astro或是SOCencounter再去解决 长tree的部分也是，这也是为什麽sythesis後的时间不准的原因... 因为他没有考虑你加了buf的时间，或者应该说他长tree的模拟方式太差， 所以才会有IC complier的出现，听说他模拟跟後段出来的结果，误差值 很小... 总之，这个东西我曾经在Astro中修过，cts那里交给tool帮你修复，而出 来的time skew只要在一个范围内，就是可以接受的，只是你必须忍受可能 会有很多buf出现在你电路中，导致你面积又变大了... 其他有些观念问题，你可以寄信给当时上sythesis的那位CIC老师，之前寄信 他都会回我，人还不错... --

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