※ 引述《dcleft (Good)》之铭言： : Moore's Law是指 IC上可容纳的电晶体数目，约每隔18个月便会增加一倍 : 但这会使CPU速度变快的原因是什麽？是距离变短了吗？ : 请赐教，一直想不通。 IC 上可容纳的电晶体数目，约每隔18个月便会增加一倍 (後来的 Moore's Law 已经被修正为: 电晶体数目每两年就会倍增) 为什麽可以增加一倍？ 主要是因为半导体制程进步, CMOS 电晶体的线宽从 0.18um => 0.13um => 90nm => 65nm => 45nm => 22nm 这些数字不是乱喊乱订的, 新世代的制程比旧世代的制程, 导线的线宽与线宽缩小 1/√2 而 IC 面积正比於内部导线线长与线宽的乘积, 因此新世代的制程比旧世代的制程, IC 面积可缩小 1/√2 * 1/√2 = 1/2 这就是为什麽制程每进步一个世代, IC 的面积可以缩小一半的原因 换句话说即: IC 上可容纳的电晶体数目，约每两年可增加一倍 Moore's Law 主导着半个世纪以来, 半导体产业的 roadmap 这种产业特性也是人类有史以来绝无仅有的, 而半导体产业又是整个 3C 电子产业链的最上游, 半导体景气几乎等同於整个电子业的景气~ 抱歉扯远了, 回到原 PO 的疑问, 电晶体线宽缩短、IC 面积变小, 那跟 CPU 速度变快有啥关系？ 简单分析有两大主要因素 1. 硬体的延迟时间 (Delay Time) 缩减 IC 内部导线的长度缩小 => 电子移动的距离缩短 (high to low, low to high 的时间缩短) => 延迟时间 (delay time) 缩短 (gate delay & wire delay) => 因此整个硬体架构的速度变快了 2. 硬体设计、架构上的加速运算 IC 面积变小 => 相同面积之下可以放更多运算单元 => ULSI, SoC, SiP, Parallel Processing, Multi-Core CPU ... 等这些技术的运用 => 因此整个系统的效能大幅提升了 不过未来的趋势, 应该会朝向硬体架构上的加速运算去发展 因为目前先进制程 (22 奈米以下), 遭遇到许多旧制程没发生过的问题 例如: 漏电流、一些制程效应、良率... etc. 最严重的莫过於漏电流的问题, 漏电流是目前 Moore's Law 最强而有力的挑战者, 主要原因是因为在制程不断的 scaling down poly-silicon 的 gate 端, 其厚度只剩下几颗原子叠起来的厚度 (小於 3 奈米) ps. 一颗原子的厚度大约 0.25 奈米左右 因此电子很容易穿透 gate 端, 而有电流通过就会增加功率消耗, 这是大家不希望看到的, 尤其是手持式装置 or 消费性电子 IC 而目前有能力搞先进制程研发的, 全世界大概就三家: Intel, IBM, TSMC(台积电) 针对漏电流的问题, 这些半导体厂商倾向使用高介电系数 (high-k) 的元件材料 来取代传统的二氧化矽 (SiO2) 作为隔离、绝缘层, 至於能不能成功, 良率好不好, 那就看各家半导体厂的本事了~ 在还没突破先进制程的封印之前, CPU、显示卡、以及各家晶片大厂已经透过其他的方式, 达到提升硬体效能的目的, 就是我之前提到的 2. 硬体设计、架构上的加速运算 采用 ULSI, SoC, SiP, Parallel Processing, Multi-Core ... 的设计 反正一份硬体不够快, 我就用两份三份四份...八份... 甚至更多硬体去做运算 不过一但牵扯到硬体架构上的变更, 就需要指令集 & 软韧体方面的配套, 这就是资工人可以尽情发挥的地方啦~ 抱歉废话有点多, 原本只想简单聊一下, 不知不觉越打越多~ @@" 有兴趣的版友们可以去听电子电机系的相关课程 => VLSI 导论 --

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