作者invalid (everlasting)
看板CSSE
标题Re: [心得] 最近用verilog
时间Sat Apr 16 02:57:15 2005
※ 引述《mir0703 (lala)》之铭言：
: ※ 引述《spanky (NN踢出去)》之铭言：
: : 觉得跟写一般C或C++感觉有点不一样
: : 一般而言写程式似乎只要考虑到逻辑是不是合理
: : 可是写这种HDL似乎还得加上一些电路学的观点
: : 有时有些多余但不影响判断的逻辑在c上可以忽略
: : 如果是在verilog时就完全会挂掉
: : 总之 是想请教大家是否认为这些hdl可以很贴切的描述硬体设计
: 我建议去玩玩合成软体会比较有感觉
: 不同的写法，合出来的电路就会不一样
: 光只是写code，看模拟的波形，不是很有感觉的..
所以才会有gate level爱好者
我们系上就有老师喜欢叫学生用gate level写code
就好像用asm写程式一样，写出来的想的就差不了太多
behavior level的话就有一些规则啦
有点类似coding styling之类的
譬如说nonblocking assign只能用在sequential logic
blocking assign用在combinational logic
有一些规则只要照着做，就大致上没什麽问题
其实用电路的角度是很好理解的啦
只是写惯电脑程式的人是会有点转不太过来就是了...
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