作者spanky (NN踢出去)
看板CSSE
标题[心得] 最近用verilog
时间Wed Apr 13 00:05:57 2005
觉得跟写一般C或C++感觉有点不一样
一般而言写程式似乎只要考虑到逻辑是不是合理
可是写这种HDL似乎还得加上一些电路学的观点
有时有些多余但不影响判断的逻辑在c上可以忽略
如果是在verilog时就完全会挂掉
总之 是想请教大家是否认为这些hdl可以很贴切的描述硬体设计
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.113.93.175
1F：推 Eventis:我个人觉得之所以有这样的疑惑 61.62.49.43 04/13
2F：→ Eventis:是因为把verilog当一般程式语言来写. 61.62.49.43 04/13
3F：→ Eventis:但是写verilog时要时时刻刻把数位电路放在心上. 61.62.49.43 04/13
4F：→ Eventis:如果只是在电路能不能合成的level. 61.62.49.43 04/13
5F：→ Eventis:也用不到什麽电路学的概念. 61.62.49.43 04/13
6F：推 Eventis:至少我认为在verilog程式. 61.62.49.43 04/13
7F：→ Eventis:要考虑的该是"如何用硬体实现逻辑." 61.62.49.43 04/13
8F：推 Eventis:如果自己都不确定逻辑能否用硬体实现. 61.62.49.43 04/13
9F：→ Eventis:compiler能帮助你的地方,老实说很有限XD 61.62.49.43 04/13
10F：推 spanky:同意 我没修过数电 所以写起来真的有你说的困扰 140.113.93.175 04/13
11F：推 Eventis:基本的话,逻辑设计应该有不小的帮助. 61.62.49.43 04/13
12F：推 spanky:逻设我也没修过..... 140.113.93.175 04/13
13F：推 Eventis:冏rz 61.62.49.43 04/13
14F：→ Eventis:如果只是有限状态机的话,离散也会有啊@@ 61.62.49.43 04/13