1. 就我用过的IC, 大部分是拉hi的能力比较差, 所以大部分的时候都是用上拉电阻去 帮忙. 2. 不会同时使用上下拉电阻, 是因为如果电阻比例1:1, 那不就等於抵销了? 还增加损耗? 而且没动的时候电压会在1/2 VDD 这是很怪的事情. 所以通常只会用一边, 然後看哪边效果好. ※ 引述《ando5566》之铭言： : 再与原本的提问slew rate的问题整合来看，我提出一些观点供大家参考。 : IO 的slew rate会影响操作hi/lo的频率,比方说i2c许多单晶片建议是open drain输出， : 当clk要提高时，会调小外挂pullup来提高slew rate; : 再与版友提到的初始化保护一起看，如果是cmos或ttl电路的output pin,挂上了外部 : pullup会不会影响slew rate，对通讯品质如何影响？ 这则是我原本的问题。 : 我的想法是 仍然要去估算或实验cmos/ttl在输出时，有external pullup情况 : 下，两者并联之後的阻抗来评估slew rate； : 比方说cmos push pull hi到lo时,当external pullup阻抗小於pmos於切换至截止区 : 过程的阻抗，则有助於hi到lo切换的速度，提高slew rate； lo到hi则是挂下拉电组。 : 实务上没看过上下拉都挂，是否因为TTL/CMOS在输出高低准位切换时的阻抗通 : 常远小於外部上下拉阻抗，故实务上不会看到这种电路？ : PS.修编几次,抱歉一段推文被删掉 : PS.i2c在本文只是提出一个阻抗的例子来理解，原本是讨论spi push pull时再加外部上 : 下拉的必要性。 : ※ 编辑: ando5566 (36.231.242.17 台湾), 12/05/2021 10:27:59 : → Lipraxde: 你的问题，spec 拿出来看电路学算一算应该可以找到答案 12/05 12:41 --

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