先感谢各位版友不吝分享，各位提到了上电时避免io因尚未初始化而误写入资料，
这部分是赞同的。
再与原本的提问slew rate的问题整合来看，我提出一些观点供大家参考。
IO 的slew rate会影响操作hi/lo的频率,比方说i2c许多单晶片建议是open drain输出，
当clk要提高时，会调小外挂pullup来提高slew rate;
再与版友提到的初始化保护一起看，如果是cmos或ttl电路的output pin,挂上了外部
pullup会不会影响slew rate，对通讯品质如何影响？ 这则是我原本的问题。
我的想法是 仍然要去估算或实验cmos/ttl在输出时，有external pullup情况
下，两者并联之後的阻抗来评估slew rate；
比方说cmos push pull hi到lo时,当external pullup阻抗小於pmos於切换至截止区
过程的阻抗，则有助於hi到lo切换的速度，提高slew rate； lo到hi则是挂下拉电组。
实务上没看过上下拉都挂，是否因为TTL/CMOS在输出高低准位切换时的阻抗通
常远小於外部上下拉阻抗，故实务上不会看到这种电路？
PS.修编几次,抱歉一段推文被删掉
PS.i2c在本文只是提出一个阻抗的例子来理解，原本是讨论spi push pull时再加外部上
下拉的必要性。
※ 编辑: ando5566 (36.231.242.17 台湾), 12/05/2021 10:27:59
1F：→ Lipraxde: 你的问题，spec 拿出来看电路学算一算应该可以找到答案 12/05 12:41