作者DWAH (DWAH)
看板Electronics
標題[問題]想請教各位前輩一個模擬bias ckt的問題~感恩!
時間Sat Apr 24 13:15:39 2010
電路位置:
http://imgur.com/jLUqa.png
如圖是一個簡單的產生電流的電路,小弟想模擬PVT變異對IB1的影響
在這裡小弟有個疑問,想請教各位前輩我該如何模擬呢??
如果照圖來模擬,因為M2上方為OPEN,那怎麼會有電流IB1呢!
如果不可以OPEN,那我又該在M2上方加什麼LAODING讓之形成路逕呢??
(因為加不同的LOADING應該會影響到MIRROR出來的電流效能吧?!)
還是說所謂模擬這個BIAS CKT的IB,是模擬M1的CURRENT??而M2只是畫好玩的??
但是MIRROR出去的電流會受LOADING影響吧??那我又該如何決定與模擬??
感謝各位前輩了!?
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 114.38.52.5
1F：推 jamtu:當然會受到loading的影響囉，給個電阻接到VDD就可以了 04/24 14:06
2F：推 jamtu:而且這個電阻越小越好，才不會受到ro的影響，也不會讓M2 04/24 14:07
3F：推 jamtu:triode 04/24 14:07
4F：推 jamtu:其實你一般來看M2上面接下來會接兩個NMOS形成差動對 04/24 14:08
5F：推 jamtu:阻抗是1/gm，滿足要求~~~ 04/24 14:08
6F：推 jamtu:我這樣講也不完全對啦，還要看你到底確切的問題是什麼... 04/24 14:10
7F：推 pdaer:看你的重點擺在哪 M2要避免CLM的話 就改接成cascode吧.. 04/24 14:16
8F：→ DWAH:恩!感謝J大與P大!因為我是要模擬好幾種BIASCKT對PVT的變化， 04/24 14:22
9F：→ DWAH:所以我才想說CLM應該會影響吧!因為有一些是CASCODE結構的! 04/24 14:24
10F：→ DWAH:但是拉出來看IB的MOS(像此圖的M2)都只有單顆，所以我想說是要 04/24 14:25
11F：→ DWAH:加LOADING，還是直接比產生的電流就好(如此圖M1的CURRRNT) 04/24 14:26
12F：→ DWAH:所以J大的意思是每一種CKT都用同樣的LOADING來模擬就好? 04/24 14:27
13F：→ DWAH:還有一個問題~不同的BIASCKT，產生的COMMON-MODE大小不同 04/24 14:29
14F：→ DWAH:那都加相同LOADING公平嗎??所以我才想說所謂BIAS CKT的模擬 04/24 14:30
15F：→ DWAH:只是模擬產生CONST. GM(如M1的電流)那一塊的電流，而圖中畫的 04/24 14:32
16F：推 pdaer:依照J大的說法加的電阻太小你的M2 VDS還是需要承受較大的CLM 04/24 14:32
17F：→ DWAH:拉出來M2的IB只是一個可以MIRROR的示意圖，並非要模擬它對PVT 04/24 14:32
18F：→ pdaer:如果care這部分的效應，先加大length看看lamda大概會多大 04/24 14:32
19F：→ DWAH:的變異 04/24 14:32
20F：推 jamtu:lambda越小就越準，Vo也不能太大，我剛剛的說法是有誤的~ 04/24 15:06
21F：推 jamtu:應該從大信號的觀點來看，不是小信號電阻m(_ _)m 04/24 15:07
22F：推 jamtu:你可以在output加一個固定的電壓源來驗證這件事情 剛剛好 04/24 15:07
23F：→ DWAH:恩!感謝J大~!! 04/24 16:18