作者maxwellee (maxwell)
看板Electronics
標題Re: [請益] 關於除頻電路(verilog)
時間Wed Apr 22 02:07:55 2009
請問如果是8倍的話 依然是法A較好嗎?
法A:
always@(posedge clk or posedge rst)begin
if(rst)begin
clk2<=0;
end
else begin
clk2<=~clk2;
end
end
always@(posedge clk2 or posedge rst)begin
if(rst)begin
clk4<=0;
end
else begin
clk4<=~clk4;
end
end
always@(posedge clk4 or posedge rst)begin
if(rst)begin
clk8<=0;
end
else begin
clk8<=~clk8;
end
end
--------------------------
法B:
reg[2:0]ct;
always@(posedge clk or posedge rst)begin
if(rst)begin
ct<=0;
end
else begin
ct<=ct+1'b1;
end
end
assign clk8=ct[2]
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※ 發信站: 批踢踢實業坊(ptt.cc)
1F：推 finalhaven:妳法B最後clk8 assign pin 腳 是不是打錯拉qq? 04/22 09:33
※ 編輯: maxwellee 來自: 203.68.162.102 (04/22 14:08)
2F：→ lulumic:考慮 skew 及 latency, 法 B 比 A 好, 倒數又比正數好 04/30 13:32